莊易騰
畢業於國立成功大學電機工程研究所，主要研究領域為 RISC-V CPU Design、處理器微架構設計與 performance modeling。研究期間專注於 RISC-V 處理器核心、全系統模擬平台、RTL 驗證流程與快取/記憶體系統效能評估，並具備從指令集模擬器、RTL Core、Verilator/SystemC 模擬環境，到 Linux/FreeRTOS 開機與 co-simulation debug 流程的實作經驗。
對開源硬體、RISC-V 生態系與處理器設計工具鏈有高度興趣，持續關注 XiangShan、BOOM、CVA6 等開源處理器專案，並希望透過實作與分享，讓更多人了解如何從軟體、硬體與系統層級切入 CPU 設計與效能分析。
Beitrag
受到香山處理器、BOOM、CVA6 等開源處理器專案啟發，我們從零開始建立一套 RISC-V 全系統模擬平台，目標是支援處理器設計、軟體部署、RTL 驗證與效能探索。本平台包含可開啟 Linux 與 FreeRTOS 的 RISC-V 指令集模擬器，並已成功整合兩顆自研 RTL RISC-V 核心：一顆可開啟 Linux 的 6 級順序處理器，以及一顆可開啟 FreeRTOS 的 11 級亂序處理器。
在系統層級上，我們使用 Verilator 將 RTL Core 編譯為 C++ 模型，並透過 SystemC 建立 Bus 與週邊設備，使 RTL 能在 C++ 層級進行全系統模擬，並可在一小時內完成開機。為了加速處理器開發，我們也建立 Co-simulation 機制，在 Core 提交指令時即時與指令集模擬器比對架構狀態，使錯誤能在發生當下停止模擬並輸出除錯資訊。
本演講將分享這個平台的架構設計、Linux/FreeRTOS 開機經驗、RTL co-simulation debug 流程，以及如何用 C++ 實作可調整大小、路數、hit latency、replacement policy 與 prefetcher 的高效能非阻塞快取模型。我們也會展示如何透過 Konata 觀察核心與快取管線化狀態，並整合 DRAMSys 進行更接近真實系統的效能評估。