BEGIN:VCALENDAR
VERSION:2.0
PRODID:-//pretalx//pretalx.coscup.org//coscup-2026//talk//7EEV38
BEGIN:VTIMEZONE
TZID:CST
BEGIN:STANDARD
DTSTART:20000101T000000
RRULE:FREQ=YEARLY;BYMONTH=1
TZNAME:CST
TZOFFSETFROM:+0800
TZOFFSETTO:+0800
END:STANDARD
END:VTIMEZONE
BEGIN:VEVENT
UID:pretalx-coscup-2026-7EEV38@pretalx.coscup.org
DTSTART;TZID=CST:20260809T121000
DTEND;TZID=CST:20260809T124000
DESCRIPTION:受到香山處理器、BOOM、CVA6 等開源處理器專案啟
 發，我們從零開始建立一套 RISC-V 全系統模擬平台，目標
 是支援處理器設計、軟體部署、RTL 驗證與效能探索。本
 平台包含可開啟 Linux 與 FreeRTOS 的 RISC-V 指令集模擬器，
 並已成功整合兩顆自研 RTL RISC-V 核心：一顆可開啟 Linux 
 的 6 級順序處理器，以及一顆可開啟 FreeRTOS 的 11 級亂序
 處理器。 \n\n在系統層級上，我們使用 Verilator 將 RTL Core 
 編譯為 C++ 模型，並透過 SystemC 建立 Bus 與週邊設備，使 
 RTL 能在 C++ 層級進行全系統模擬，並可在一小時內完成
 開機。為了加速處理器開發，我們也建立 Co-simulation 機
 制，在 Core 提交指令時即時與指令集模擬器比對架構狀
 態，使錯誤能在發生當下停止模擬並輸出除錯資訊。 \n\n
 本演講將分享這個平台的架構設計、Linux/FreeRTOS 開機經
 驗、RTL co-simulation debug 流程，以及如何用 C++ 實作可調整
 大小、路數、hit latency、replacement policy 與 prefetcher 的高
 效能非阻塞快取模型。我們也會展示如何透過 Konata 觀察
 核心與快取管線化狀態，並整合 DRAMSys 進行更接近真實
 系統的效能評估。
DTSTAMP:20260713T142756Z
LOCATION:TR515
SUMMARY:從零開始建立 RISC-V 全系統模擬平台 - 莊易騰\, 蕭珮珊
URL:https://pretalx.coscup.org/coscup-2026/talk/7EEV38/
END:VEVENT
END:VCALENDAR